Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
Поставить закладку
7.1. Cостояние вопроса
Если Вы наш подписчик,то для того чтобы скопировать текст этой страницы в свой конспект,
используйте
просмотр в виде pdf
. Вам доступно 9 стр. из этой главы.
Для продолжения работы требуется
Регистрация
Предыдущая страница
Следующая страница
Оглавление
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
-
7.1. Cостояние вопроса
7.2. Некоторые свойства моделей RAM
7.3. Двухпортовая синхронная память
7.4. VHDL-модель блока памяти
7.4.1. Интерфейс
7.4.2. Архитектура
7.4.3. Пакет со значениями временных параметров
7.4.4. Модуль контроля временных параметров
7.4.5. Пакет функций преобразования типов данных
7.5. VERILOG-модель блока памяти
7.5.1. Интерфейс микросхемы
7.5.2. Тело модуля
7.5.3. Задание и контроль временных параметров
7.5.4. Функциональная часть
7.6. Тестирующая программа
7.6.1. Переменные и константы
7.6.2. Процедуры ЗАПИСИ-ЧТЕНИЯ
7.6.3. Подача тестовых векторов
7.6.4. Временные параметры сигналов теста
Приложение 1. Краткий справочник по языку VHDL
+
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*