Справка
x
Поиск
Закладки
Озвучить книгу
Изменить режим чтения
Изменить размер шрифта
Оглавление
Для озвучивания и цитирования книги перейдите в режим постраничного просмотра.
Языки VHDL и VERILOG в проектировании цифровой аппаратуры
Приложение 1. Краткий справочник по языку VHDL
Поставить закладку
1. Основы VHDL
Если Вы наш подписчик,то для того чтобы скопировать текст этой страницы в свой конспект,
используйте
просмотр в виде pdf
. Вам доступно 4 стр. из этой главы.
Для продолжения работы требуется
Регистрация
Предыдущая страница
Следующая страница
Оглавление
Предисловие. Языки VHDL и VERILOG
Введение. HDL - исторический экскурс и перспективы
Глава 1. HDL - взгляд схемотехника и взгляд программиста
+
Глава 2. Базовые понятия HDL - процессы, задержки, алфавит
+
Глава 3. Способы HDL-описаний простых узлов
+
Глава 4. Функциональная верификация HDL-описаний
+
Глава 5. Синтезабельность HDL-описаний
+
Глава 6. Реализация шифроалгоритма RC4 на ПЛИС
+
Глава 7. Функциональная модель микросхемы двухпортовой синхронной памяти
+
Приложение 1. Краткий справочник по языку VHDL
-
1. Основы VHDL
2. Основные различия версий VHDL-93 и VHDL-87
3. Синтезабельное подмножество языка VHDL
4. Предопределенное окружение языка VHDL
4.1. Пакет STANDARD
4.2. Пакет TEXTIO
4.3. Предопределенные атрибуты
5. Многозначная логика - IEEE пакеты и функции преобразования типов
1. Пакет IEEE STD_LOGIC_1164
2. Пакет IEEE NUMERIC_STD
3. Пакет IEEE NUMERIC_BIT
4. Пакет Synopsys STD_LOGIC_ARITH
5. Пакет STD_LOGIC_UNSIGNED
Приложение 2. VERILOG - краткий справочник
+
Используемые сокращения
Интернет-ресурсы
Список литературы
Данный блок поддерживает скрол*